ic是什么意思？ic是芯片吗( 二 ) _芯片

5、逻辑综合――Logic Synthesis
逻辑综合是个比较灵活的环节，有时放在前端，有时放在后端，不同公司不同安排。
仿真验证通过，进行逻辑综合。逻辑综合就是把HDL代码翻译成门级网表netlist 。
综合需要设定约束条件，就是你希望综合出来的电路在面积，时序等目标参数上达到的标准。
6、静态时序分析——STA
静态时序分析，验证范畴，它主要是在时序上对电路进行验证，检查电路是否存在建立时间（setup time）和保持时间（hold time）的违例（violation）。
这个是数字电路基础知识，一个寄存器出现这两个时序违例时，是没有办法正确采样数据和输出数据的，所以以寄存器为基础的数字芯片功能肯定会出现问题。
7、形式验证——Formality
验证范畴，它是从功能上（STA是时序上）对综合后的网表进行验证。
为了保证在逻辑综合过程中没有改变原先HDL描述的电路功能。
后端设计流程
1、可测性设计——DFT
芯片内部往往都自带测试电路，DFT的目的就是在设计的时候就考虑将来的测试。
2、布局规划(FloorPlan)
布局规划就是放置芯片的宏单元模块，在总体上确定各种功能电路的摆放位置，如IP模块，RAM，I/O引脚等等。布局规划能直接影响芯片最终的面积。
3、时钟树综合——CTS
简单点说就是时钟的布线，由于时钟信号在数字芯片的全局指挥作用，它的分布应该是对称式的连到各个寄存器单元，从而使时钟从同一个时钟源到达各个寄存器时，时钟延迟差异最小。
这也是为什么时钟信号需要单独布线的原因。
4、布线(Place & Route)
这里的布线就是普通信号布线了，包括各种标准单元（基本逻辑门电路）之间的走线。
比如我们平常听到的0.13um工艺，或者说90nm工艺，实际上就是这里金属布线可以达到的最小宽度，从微观上看就是MOS管的沟道长度。
5、寄生参数提取
由于导线本身存在的电阻，相邻导线之间的互感,耦合电容在芯片内部会产生信号噪声，串扰和反射。
这些效应会产生信号完整性问题，导致信号电压波动和变化，如果严重就会导致信号失真错误。
6、版图物理验证
对完成布线的物理版图进行功能和时序上的验证。
实际的后端流程还包括电路功耗分析，以及随着制造工艺不断进步产生的DFM（可制造性设计）问题。物理版图验证完成也就是整个芯片设计阶段完成，下面的就是芯片制造了。
物理版图以GDSII的文件格式交给芯片代工厂（称为Foundry）在晶圆硅片上做出实际的电路，再进行封装和测试，就得到了芯片。

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